臺積電正在投入5納米及3納米先進制程，但在先進封裝技術(shù)上也持續(xù)推進，小芯片（Chiplet）系統(tǒng)封裝正成為臺積電主要客戶所重用的技術(shù)。

Chiplet（小芯片）系統(tǒng)級封裝技術(shù)被視為減緩摩爾定律失效的對策，臺積電剛宣布與ARM（安謀）合作第一款以CoWaS（基板上晶圓上封裝）解決方案，獲得硅晶驗證的7納米小芯片系統(tǒng)產(chǎn)品，包括AMD（超微）跟聯(lián)發(fā)科也都是Chiplet先進封裝技術(shù)的座上賓。

雙小芯片系統(tǒng)平面圖

搭上5G及客戶新品熱潮，臺積電股價在27日沖上272元歷史新高，市值更站上7.05兆元新高。 雖然不是第一次（2017及2018年均有紀錄），臺積電又再度超越英特爾市值2255.8億美元（約新臺幣6.97兆元）。

臺積電表示，跟ARM合作的小芯片系統(tǒng)于2018年12月完成產(chǎn)品設(shè)計定案，并于2019年4月成功量產(chǎn)。 臺積電表示，這款概念性驗證的小芯片系統(tǒng)成功地展現(xiàn)在 7納米FinFET（鰭式場效晶體管）制程及4GHz Arm 核心的支援下，打造的高效能運算系統(tǒng)單芯片(SoC)關(guān)鍵技術(shù)。

臺積電跟ARM合作的小芯片系統(tǒng)，建置在CoWoS中介層上，由兩個7納米生產(chǎn)的小芯片組成，每一小芯片包含四個Arm Cortex- A72 處理器及一個芯片內(nèi)建跨核心網(wǎng)狀互連匯流排，小芯片內(nèi)互連的功耗效益達0.56pJ/bit、頻寬密度為1.6Tb/s/mm2、0.3 伏LIPINCON 介面速度達8GT/s，且頻寬速率為320GB/s。

樂高堆疊，小裸芯片組成系統(tǒng)單芯片

Chiplet近年成為半導體界爆紅關(guān)鍵字，傳統(tǒng)系統(tǒng)單芯片做法是每一個元件放在單一裸晶上，造成功能越多，硅芯片尺寸越大。 Chiplet的做法是將大尺寸的多核心設(shè)計分散到個別微小裸芯片，比方處理器、類比元件、儲存器等，再用立體堆疊的方式，以封裝技術(shù)做成一顆芯片，類似樂高積木概念。

這樣一來，廠商有更好的靈活性，生產(chǎn)良率提高，且成本降低。 只是，小芯片系統(tǒng)中的各小芯片必須能夠透過密集、高速、高頻寬的連結(jié)，才能確保最佳的效能水準，因此臺積電開發(fā)的LIPINCONTM技術(shù)，讓小芯片間資料傳輸速率達8Gb/s/pin，并且擁有優(yōu)異的功耗效益。

Chiplet封裝，聯(lián)發(fā)科、AMD也采用

不只ARM宣布使用臺積電Chiplet小芯片系統(tǒng)技術(shù)，聯(lián)發(fā)科也在9月臺積電技術(shù)論壇宣布，已采用臺積電Chiplet技術(shù)量產(chǎn)資料中心用途高效能ASIC芯片。

AMD更是今年跟臺積電合作7納米先進制程量產(chǎn)EPYC伺服器處理器，看好以Chiplet小芯片系統(tǒng)級封裝、創(chuàng)新芯片架構(gòu)、異質(zhì)整合達到摩爾定律所預期的半導體效能提升效果。

AMD執(zhí)行長蘇姿豐坦言，摩爾定律仍然有效，但推進的速度趨緩。 過去半導體業(yè)靠先進制程微縮，讓芯片體積不變，但晶體管密度倍數(shù)提升，如今發(fā)展逐漸面臨瓶頸，必須靠Chiplet封裝、異質(zhì)整合等技術(shù)協(xié)助智能微縮下，效能還能提升。

中美角力新戰(zhàn)場，忙于建立I/O標準

小芯片系統(tǒng)效能關(guān)鍵在微小芯片之間的溝通介面?zhèn)鬏斝始肮?，不僅臺積電積極發(fā)展Chiplet技術(shù)，美國國防高等研究計劃署(DARPA)也推動電子產(chǎn)業(yè)振興計劃(ERI)，希望主導小芯片系統(tǒng)的I/O標準。 中國半導體業(yè)者也積極期望在物聯(lián)網(wǎng)產(chǎn)業(yè)應用上，利用小芯片系統(tǒng)加快傳輸效率，并建立自有I/O標準，突然，Chiplet已成為中美角力新戰(zhàn)場。

臺經(jīng)院研究員劉佩真表示，微縮制程就是利用縮小芯片的特征尺寸，將芯片體積越縮越小、但功能越放越多； 但在芯片微縮成本越來越高下，可以透過異質(zhì)整合如2.5D/ 3D、fan-out（扇出）和系統(tǒng)級封裝來完成。 目前小芯片的目標應用場域包括云端、邊緣運算、軍事和航空領(lǐng)域等。