隨著5G、人工智能(AI)、車用電子、物聯(lián)網(wǎng)(IoT)、高效運算(HPC)等半導體新應用領域百花齊放，晶圓制造先進制程在臺積電的引領之下走向7、5、3納米，但隨著摩爾定律逐漸逼近物理極限，讓摩爾定律延壽的良方之一為先進封裝技術，包括扇出型晶圓級封裝(FOWLP)、2.5D/3D IC封裝，更進一步進入更能夠異質(zhì)集成的3D晶圓堆疊封裝。

而各類新興應用推動半導體異質(zhì)集成蔚為趨勢，軟、硬件大廠如蘋果(Apple)、Google、亞馬遜(Amazon)等巨人紛紛開始自行設計芯片以追求差異化特色，也使得封測廠爭取系統(tǒng)大廠訂單成為兵家必爭之地。

2016~2021年主要先進封裝技術CAGR預估

力抗三星、英特爾　臺積電跨足先進封裝腳步未停歇

臺積電為了全力拉開與三星電子(Samsung Electronics)、英特爾(Intel)差距，除了揭露第四代CoWoS(Chip on Wafer on Substrate)封裝預計2019年量產(chǎn)，因應AI世代HPC芯片需求，臺積電第五代CoWoS封裝制程2020年將問世。

 盡管市場上不乏臺積電與專業(yè)委外封測代工(OSAT)廠競爭說法，但事實上，臺積電向來強調(diào)跨足封裝為晶圓段(Wafer-Level)的延伸，其用意也不是要與 OSAT競爭。

 臺積電CoWoS封裝制程主要鎖定核心等級的HPC芯片，并已提供美系 GPU、FPGA客戶從晶圓制造綁定先進封裝的服務，加上SoIC封裝技術齊備，先進封裝技術 WLSI(Wafer-Level-System-Integration)平臺陣容更加堅強，也更夠協(xié)助芯片業(yè)者能夠享有先進制程與先進封裝的一條龍服務，進一步在新世代中確保強大的算力。

 臺積電第四代CoWoS能夠提供現(xiàn)行約26mmx32mm倍縮光罩 (約830~850平方公厘)的2 倍尺寸，來到約1,700平方公厘。預計2020年推出第五代CoWoS封裝，倍縮光罩尺寸更來到現(xiàn)行的 3倍，約2,500平方公厘，可乘載更多不同的Chip、更大的Die Size 、更多的接腳數(shù)。

 臺積電提出的先進封裝技術WLSI平臺，已經(jīng)納入相較InFO、 CoWoS更為前段的SoIC、3D Wafer-on-Wafer(WoW)堆疊封裝。 SoIC制程，主要針對10納米等晶圓制造先進制程進行「晶圓對晶圓」的接合技術，可把不同芯片異質(zhì)集成，由于IP都已經(jīng)認證，可降低客戶成本，達到高效能、低功耗的需求，也近似于系統(tǒng)級封裝 (SiP)概念。

 臺積電WLSI平臺包括既有的CoWoS封裝、InFO 封裝，以及針對PM-IC等較低階芯片的扇入型晶圓級封裝(Fan-In WLP)。其中，CoWoS 協(xié)助臺積電拿下NVIDIA、超微(AMD)、Google、賽靈思 (Xilinx)、海思等高階HPC芯片訂單。InFO則主要應用于行動裝置 AP，鞏固蘋果AP晶圓代工訂單，隨著InFO陸續(xù)推出衍生型版本，預計將持續(xù)切入網(wǎng)通相關領域，以及即將來到的 5G世代通訊芯片。

 值得一提的是，繼臺積電SoIC等新概念封裝技術發(fā)布不久，英特爾也發(fā)表新款3D封裝的「 Foveros」技術，同樣看重集成邏輯IC與存儲器的半導體異質(zhì)集成大勢，應用領域鎖定高效能邏輯芯片、CPU、 GPU、AI處理器等。

 在半導體制程微縮逐漸逼近物理極限下，舉凡臺積電的SoIC、英特爾的Foveros，其實概念上都偏向了 SiP，重點為把不同制程的芯片異質(zhì)集成，英特爾強調(diào)將把各類存儲器、IP模塊、I/O元件集成，產(chǎn)品可分解成更小的「 chiplet」。

其中I/O，SRAM和電源傳輸電路可以建入底層芯片(base die)當中，高效能邏輯芯片則堆疊于其上。英特爾預計將自2019年下半開始使用Foveros推出一系列產(chǎn)品，首款Foveros產(chǎn)品將結合高效能10納米運算堆疊小芯片和低功耗22FFL底層芯片，力求輕薄短小、高效能、低功耗。

臺積電、三星封裝技術比較

 FOPLP韓廠、力成搶進　日月光投控靜觀其變

 相較于成本偏高的晶圓級扇出封裝，業(yè)界也在思考扇出型封裝能否有更具成本效益的制程。盡管封測業(yè)者日月光投控、力成都高喊FOPLP商機，然目前看來，三星集團旗下三星電機(Semco) 仍是最敢投資FOPLP技術的業(yè)者，且三星電機已量產(chǎn)可與InFO、CoWoS封裝分庭抗禮的 FOPLP-PoP與I-Cube 2.5D先進封裝技術。

 三星電機FOPLP最初用來生產(chǎn)電源管理芯片(PM-IC)，但 2018年已開始導入量產(chǎn)穿戴式裝置的AP芯片，供應自家穿戴式裝置新品Galaxy Watch使用，預計 2019年全面跨入異質(zhì)集成、晶圓堆疊的3D SiP系統(tǒng)級封裝。

 FOPLP仍面臨不小的挑戰(zhàn)，以目前FOPLP剛起步的狀況來看，經(jīng)濟規(guī)模將是技術普及的最大挑戰(zhàn)，在初期良率還不夠好的狀態(tài)下，FOPLP 產(chǎn)能要達到理想的成本優(yōu)勢，短期內(nèi)恐不易達成。

 FOPLP精細度要提升不容易，這亦是三星先切入相對低階的穿戴式裝置AP，目前尚無法取得高階智能型手機等級的客戶訂單，面對未來高效運算時代，包括 AP、AI芯片、GPU、ASIC 或FPGA等高階芯片，恐無法使用現(xiàn)行的FOPLP設備量產(chǎn)，況且FOPLP 同樣有翹曲(warpage)等問題待解決。

 FOPLP制程設備投資風險大亦是一大考量，由于FOPLP無法沿用既有面板或晶圓制造設備，多數(shù)業(yè)者必須以新制程制作設備，機臺的成本相當高，若是經(jīng)濟規(guī)模不夠大，量能無法支撐成本，投資回收將有相當?shù)碾y度。

 OSAT業(yè)者中力成大力宣布投入FOPLP新產(chǎn)能。力成于2018 年9月25日舉行竹科三廠動土典禮，由力成董事長蔡篤恭親自主持，FOPLP新廠估計投資的總金額將達新臺幣 500億元，工程預計于2020年上半完成，并將于2020年下半開始裝機量產(chǎn)。

 力成于2004年就以TSV(矽穿孔) 的3D IC封裝技術為基礎，并且開始投入發(fā)展大尺寸FOPLP封測，2016年底在竹科裝置完成全球第一條 FOPLP研發(fā)與小量生產(chǎn)的生產(chǎn)線，設備投資已經(jīng)超過1億美元。

 FOPLP可降低封裝厚度、增加導線密度、提升產(chǎn)品電性、面板大工作平臺可提高生產(chǎn)效率、晶體管微型將具備開發(fā)時間短與成本低等優(yōu)勢。面板級扇出型封裝技術更將可提供最佳的系統(tǒng)級封裝(SiP)解決方案。

 OSAT龍頭日月光也已經(jīng)在FOPLP技術上齊備，估計2019 年中以后至2020年都有機會視客戶需求量產(chǎn)。日月光在面板級扇出封裝規(guī)格上力求統(tǒng)一，訂出300x300mm、600x600mm 面板尺寸規(guī)格，針對各類植基于扇出型封裝的高階封裝制程都可以支持。

 舉凡日月光所提出針對中高階服務器、資料中心、FPGA芯片、GPU的 FOCoS(Fan-Out Chip-on-Substrate) 封裝，以及適用于通訊產(chǎn)品、網(wǎng)通處理器的FOPoP(Fan-Out Package-on-Package)封裝、甚至適用于量能龐大的RF-IC、PM-IC的 eWLB封裝制程，日月光FOPLP產(chǎn)能都將可以支持，對于大、中、小型芯片封裝需求可說通吃。

系統(tǒng)廠訂單重要性增 EMS模式搶SiP、SLT商機

 全球產(chǎn)業(yè)競爭局勢丕變，龍頭軟、硬件業(yè)者如蘋果、亞馬遜、Google甚至Tesla等紛紛朝自行設計芯片方向邁進，這也使得封測廠必須更進一步鞏固系統(tǒng)廠生意訂單。而系統(tǒng)廠欲自行設計芯片的關鍵，也無非希望能夠生產(chǎn)具更具差異化、具有特色的芯片，進一步在競爭激烈的市場中脫穎而出。

 日月光投控提出新3C概念，包括集成collect、compute 、connect，將是未來封測產(chǎn)業(yè)廣大機會，應用層面包括智能生活、到自主生活，半導體都會是基本需求。從AI發(fā)展的角度來看，不只是資料中心(Data Center) ，邊緣運算(Edge-computing)也是重要關節(jié)。

 不管是手表、智能型手機等等，這些邊緣運算需求都需要SiP模塊助攻。若能夠把不同芯片集成封裝，形成新的微系統(tǒng)擴大市場，也可增加更多系統(tǒng)投資，形成正向循環(huán)。

 各類微系統(tǒng)中的傳感器背后還有系統(tǒng)單芯片(SoC)，在HPC趨勢下要求的功能越來越高、越來越多，業(yè)界更會思考要怎樣把不同芯片放在同一系統(tǒng)上，如何把不同功能的不同芯片封裝的更短小，這些設計都可用委托 OSAT大廠以SiP封裝來解決，令獨特性、差異化提升。

 事實上，舉凡臺積電、英特爾提出的新款3D封裝，強調(diào)的都是邏輯芯片集成存儲器等SiP的異質(zhì)集成特色，這也意味著國際大廠追求的不再是逼近摩爾定律極限的制程微縮，而是異質(zhì)集成。而各類 SiP封裝需求的竄出，業(yè)界思考是否有機會進一步放大產(chǎn)量、降低成本外，SiP也同樣會出現(xiàn)更多來自于半導體測試的挑戰(zhàn)。

 由于先進制程與高階芯片的復雜性與成本不可同日而語，最前段的晶圓測試(CP)必須更為精準，關鍵在于晶圓測試探針卡(Probe Card) 的設計，而最后段的系統(tǒng)級測試，則使得測試業(yè)者必須進一步把原本EMS系統(tǒng)代工廠行之已久的測試模式移到半導體領域，這也將橫跨IC、自動化設備、SLT 等不同領域。

 5G、AIoT等應用，因應異質(zhì)集成需求的SiP封裝模塊勢必有更大量能需求，進入大批量測試時，封測業(yè)者不僅藉由系統(tǒng)級測試得知 SiP模塊堪用與否，更希望能夠找出異質(zhì)集成的元件中，哪里一部分出現(xiàn)問題。

 隨著5G芯片的復雜度以及半導體制造先進制程成本增加，測試端的重要性自然也不可同日而語。能夠熟悉自動化測試設備(ATE)、SLT、IC等能夠跨領域溝通的人才，目前亦相對缺乏。OSAT廠與測試設備廠的角色，事實上也更往類似于EMS廠的方向靠攏，未來如何在SiP時代建立起有效率的SLT產(chǎn)業(yè)鏈，也將是重要課題。